FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?ERROR:Place:1136 - This design contains a global buffer instance,,driving the net,,that is driving thefollowing (first 30) non-clock lo

来源：学生作业帮助网 编辑：作业帮 时间：2024/04/29 21:43:25
FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?ERROR:Place:1136 - This design contains a global buffer instance,,driving the net,,that is driving thefollowing (first 30) non-clock lo

FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?ERROR:Place:1136 - This design contains a global buffer instance,,driving the net,,that is driving thefollowing (first 30) non-clock lo
FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?
ERROR:Place:1136 - This design contains a global buffer instance,
,driving the net,,that is driving the
following (first 30) non-clock load pins.
< PIN:i_VPORT/clock_o.D; >
This is not a recommended design practice in Spartan-6 due to limitations in
the global routing that may cause excessive delay,skew or unroutable
situations.It is recommended to only use a BUFG resource to drive clock
loads.If you wish to override this recommendation,you may use the
CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
this message to a WARNING and allow your design to continue.
< PIN "dcm_u/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; >
我按照这个提示在UCF中增加了这个约束后,虽然不报错了,但是测量时钟引脚的频率不对.怎么做约束才能让这个引脚从FPGA输出100Mhz的时钟信号?

FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?ERROR:Place:1136 - This design contains a global buffer instance,,driving the net,,that is driving thefollowing (first 30) non-clock lo
加了这个约束只是不报这个问题,但并没有解决.你将时钟输出的pin映射到clk管脚输出吧,FPGA中有专门的时钟输出输入管脚,这些和内部时钟网络相连接,具有较小的skew和delay.

FPGA内部dcm输出的100MHZ时钟输出到dsp368的一个时钟引脚上,为什么会出错呢?怎眼才能解决?ERROR:Place:1136 - This design contains a global buffer instance,,driving the net,,that is driving thefollowing (first 30) non-clock lo FPGA配置芯片的时钟和FPGA一致吗 altera 公司的cyclone II FPGA如何从10M外部时钟分频到2.048KHz50M外部时钟是否也可以?altera 公司的cyclone II FPGA如何从10M外部时钟分频到2.048MHz 应该是2.048MHz ,不是K! 在做基于FPGA的时间间隔测量时,为什么说时钟频率是100MHZ,所以最大偏差是10ns,时钟频率和误差有什么关系难道时钟频率就决定了最大误差?还有时间间隔分辨率和精确度有什么关系? 51单片机时钟电路用12MHZ的晶振时那电容的值是怎样得出来的?就拿内部时钟电路来说明吧, FIR滤波器在FPGA实现中,AD/DA外部时钟和内部滤波器采样时钟该如何确定? 图示RC电路的作用如上图所示,PCLK为时钟信号,74.25MHz,是一个芯片的输出,另一个芯片的输入. FPGA中分频问题.想把50MHZ分频到1HZ.应该怎么实现?请问DCM分频是怎么分频?它和计数器计数分频有什么区别? 难道FPGA真的不能产生随机数吗?用双时钟呢,可以吗? 这个电路怎么改成0.8MHz的输出 如果单片机的时钟频率为12MHz,编写用单片机的定时方式产生微50Hz的等宽矩形方波从P1.7输出的程序 基于FPGA的DDS设计,相位累加器怎么控制频率?那只能比时钟频率低?50M时钟能产生能做出1024点的正弦波吗50M能做出15M的每个周期1024点的正弦波吗?我看资料输出的波形频率是Fo=K*Fc/2^Nk可以随便控 有一个48mhz 的时钟信号,设计一个模块有8位输出分别去控制上图中的8个led灯,使这些灯每隔0.5秒从灭到亮 假定某8086CPU的时钟频率为2MHz,试问它的一个时钟周期是多少?是24MHz打错了. 变频器输出端子 FWD REV DCM JOG 一个电路的工作时钟5MHz,工作电压为5V,在5V电源上有一个100MHz的高频干扰,设计一个一阶RC滤波器滤除干扰 单片机的时钟周期怎样计算（比如6MHZ的晶体振荡） 若MCX51单片机的时钟频率为12MHZ,则状态周期为多少微秒?